B分項計畫：平行訊號處理器晶片開發與電路設計

本分項計畫將針對低功率矽智財平行訊號處理器晶片開發與電路設計做深入研究。從平行訊號處理器核心之指令集架構、計算機為架構、行為模式、邏輯Cell、以及On-Chip、Off-Chip介面電路設計等角度多方面同時進行研究：

子計畫一：可延伸（Extensible）及具能量感知之微處理器架構

[1] Multi-Cluster VLIW DSP and Efficient Inter-Cluster Communication
配合PAC計畫，針對數位處理器組織部分做深入探討，設計一高效能VLIW DSP微架構及單元電路設計，制訂Instruction Set Architecture，設計Instruction Set Simulator，完成RTL-Level設計與FPGA模擬驗證。為顧及效能的Scalability能力，發展具擴充性之叢集化的VLIW DSP微處理器架構及具高擴充性的網路組織，並以發展出的組織架構為基礎，建立軟硬體共模擬設計環境，輔助後續設計階層研製。
[2] On-Chip Memory Controller for Energy-Efficient Data Transfer
探討MPU以及Multi-Cluster VLIW DSP間Interface以及Efficient Data Transfer問題，在高效能低功率的設計前提下，改善處理器Data Path及相關資料流交換網路之設計。
[3] Power and Energy Exposed Micro-architecture
為配合電源溫度管理技術，針對處理器架構下的各平行處理單元、資料交換網路等進行Power以及Energy參數化設計，提出低功率組織定義，設計具能量感知資料路徑及其控制機制，設計Control Interface to High-Level Software（如Compiler及OS等)等，作為系統晶片整體低功率管理之依據。
[4] Adaptive Micro-architecture with Dynamically Tunnable Resources
設計一損耗合理的Hardware and Software Overhead，可動態的調整處理器資源（包括Function Units、Caches、Hardware Queue）之Adaptive Micro-architecture。配合軟硬體開發環境，建構一Energy-Efficient Computing Platform with Dynamic Resource Management。

 

子計畫二：低功率邏輯及記憶體電路

[1] Programming-Based Mixed Custom/Synthesis Design Methodology
[2] Low Power Logic
配合子計畫一制訂的指令集架構為基礎，針對處理器架構下的Data Path單元（如SIMD加法器、乘法器等）進行電路設計與合成，設計高效能低功率的電路模擬驗證。設計Timing/Power Analysis of Data Path Methodology，建立支援Multiple-Supply Voltage and Threshold Voltage Strategies and Scaling Technologies in 180nm, 或更前瞻的130nm and 90nm CMOS （MTCMOS and VTCMOS）。
[3] Low Power Memory
完成Vector Register File、Accumulation File、Cache (CAM, TLB)、Memory之低功率電路設計。電路包括Read-path, Write-path, array architecture, cross-bar switch circuit, interconnect bus, and data latches等，並完成Vector units Timing and Power Analysis。
[4] ] Low Power Array
完成SRAM、eDRAM的低功率電路設計。建構一Low Power Array Partition Architectures with Array in Quardrant and Banks，並設計一有效的Leakage Suppression and Tolerant 電路。

 

子計畫三：介面電路設計與位元處理加速器

[1] Low-Power High-Performance Bus Wrapper
依據On-Chip Bus相關技術規格（如AMBA2.0/3.0、AXI、OCP2.0等），針對子計畫一所規劃之平行訊號運算處理器開發實作具有高效能的匯流排橋接器（Bus Wrapper），並以低耗能為主要目標，完成最佳化架構設計。
[2] Low Power Smart Memory Controller
依據DRAM相關技術規格，開發實作具有可配置化延遲保證及頻寬保證之DRAM controller設計，並同時以高性能及低耗能為主要設計目標，完成最佳化架構設計。
[3] Low Power Bit-Coprocessing Accelerator
針對如視訊處理中Variable Length Coding，Context Based Arithmetic Coding，等對位元作資料串（Bit Stream）作處理的運算，開發一硬體加速器，並配合介面設計資料格式轉換單元，重新排列資料存取順序（Reorder），或重新排列匯流排上資料的格式意義（re-organization）。以低耗能為主要目標，完成最佳化架構設計。

本B分項計畫中各子計畫之分工與關聯略述如下：子計畫一將與A分項計畫與C分項計畫充分配合與相關，並將與工研院STC與CCL PAC計畫執行團隊合作訂定一有效的、可擴充性的平行處理器Micro-architecture以及平行處理器核心之指令集架構，MPU與平行處理器間的Master/Slave Interface，以及Task Partition with Optimal Synchronization and Data Transfer等。子計畫二的低功率邏輯及記憶體電路可視為本分項計畫的根本，提供平行訊號處理器中各處理單元、Register File、Cache、Memory等的低功率電路設計、模擬與合成，並與各子計畫合作制訂出電源管理模式溝通的訊號介面。子計畫三與子計畫一合作訂定微架構中的On-Chip/Off-Chip Interface，On-Chip Bus Architecture以及Bit Manipulation Accelerator的Coprocessing Interface等，並與子計畫二合作訂定DRAM Controller訊號介面。此外，本分項計畫將與A分項計畫，針對電源溫度、使用頻率等，發展出完整的功率控制管理技術，使之達成系統晶片整體低功率的管理要求。本分項計畫目標除滿足PAC計畫的時程，完成高效能低耗能之雙處理器核心外，同時也針對前瞻的具可動態調整資源之適用於超長指令平行訊號處理器晶片進行開發與電路設計，利用Adaptive Processing以動態的方式調整Major Micro-Processor Resources（With little Software and Hardware Overhead），設計者可利用最少且合理的軟、硬體資源，滿足Application Performance需求並達到最高效率的Energy Efficiency。
本分項計畫的計畫總主持人黃威教授目前服務於交通大學電子工程學系，同時擔任交通大學電子與資訊中心及晶片系統研究中心主任。曾先後任教於美國哥倫比亞大學及任職於IBM Thomas J. Watson Research Center二十餘年，對於晶片系統與積體電路設計、計算機架構及訊號處理器、記憶體晶片設計等領域都有極為深入的研究。黃威教授是高速DRAM晶片設計的先驅，有許多卓越發明與貢獻，並曾榮獲國際電子電機工程師協會IEEE Fellow、IBM傑出發明人、IBM發明成就獎等多項殊榮。黃威教授以工業界的實務經驗加上專業領域上的成就，豐富的溝通協調能力與領導能力，帶領子項計畫負責人劉志尉助理教授、張添烜助理教授、黃俊達助理教授等研究團隊，預期將順利完成本計畫的具體成效。