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A分項計畫：系統軟體研發與設計

本分項計畫的目的是開發PAC計畫所發展的雙處理器多媒體平台之系統軟體，提供一整合、穩定、有效率的軟體開發環境，整體架構的設計，以低耗能兼具高效能為主要目標。本分項計畫的研究重點共分為下列四個部分：

子項計畫1：超長指令集數位訊號處理器編譯器之設計與研發

[1] 超長指令集之數位訊號處理器編譯器的研發
本子項將以ORC (Open Research Compiler) 為編譯器之主要框架，超長指令集 (VLIW) 之數位訊號處理器為目的平台，開發一穩定的最佳化編譯器。VLIW架構的處理器，能在一時脈週期同時執行多個指令，開發程式於指令層級的平行度，縮短程式執行時間，它與Superscalar架構最大的不同在於，Superscalar架構於某個程式碼片段內由硬體找出可以同時執行的指令，在這種架構下，編譯器的設計比較簡單，但可開發之指令層級的平行度較少；VLIW架構將找出和排列可同時執行的指令這項工作交付於編譯器，因此，編譯器的設計較複雜且困難，但是，可以開發更多的程式平行度，編譯器設計的好壞直接影響到處理器的整體效能。

[2] 完整系統軟體工具組之研發
此部分我們將設計並實作，於軟體開發時所必須的相關系統軟體，除了前項複雜且龐大的編譯器研發之外，我們也將建構組譯器（assembler）、除錯器（debugger）/遠端除錯機制，與作業系統之分項計畫共同完成連結器（linker）與載入器（loader）。

[3] 雙核心架構下之系統軟體的設計
PAC系統架構的核心，採用MPU與DSP之雙核心運作模式，本子項的目標主要為設計一低耗能且高效能之雙核心程式運作模式，同時研發其編譯器與整合開發環境，使MPU與DSP能有效率的溝通並密切合作。

[4] 低耗能高效能之編譯器最佳化之研究
現今SOC整合的主要應用為可攜式/行動裝置、嵌入式系統，在這些架構上電力通常來自受限的電池所提供，所以消耗功率便成為設計上的重要考量。本子項將開發先進的低耗能之編譯器最佳化技術來完成低功率消耗的要求。在編譯器最佳化的研究領域上，不論是指令的排程或是硬體的支援，低耗能之研究皆是近年來相當熱門的議題之一。

[5] 超長指令集數位訊號處理器之微核心系統程式研發
在雙處理器系統架構的環境下，絕大多數的應用是需要多行程或是多執行緒的處理支援。無論是單一的雙處理器環境或是未來可擴充的多處理器環境都需要在數位訊號處理器上提供一即時性微核心之執行時期支援，以協同主處理器上作業系統所需要進行的雙處理器行程控制、資源配置及資料流串連與傳輸作業。由於數位訊號處理器上的資料處理特性，在本項中需要研發一具備即時性規格、低潛伏期之中斷處理與行程切換的特性之微核心，以滿足雙處理器未來應用上的需求。

子項計畫2:數位訊號處理器相關函式庫之研發及系統效能評估

[1] 整體架構之效能評估與測試
這個部分主要為測試和評估系統軟體間的整合性、正確性，同時分析是否達到計畫主要目標低耗能與高效能的要求。於計畫進行期間，同時評估相關硬體之設計與系統軟體架構之效能，並提供解決方案與對策，為軟硬體開發中的一溝通橋樑。

[2] 數位訊號處理器相關之intrinsic function的研發
於編譯器運作當中，會使用到某些相關的函式。本子項，我們將實作相關的函式庫，並以低耗能為主要目標，手動或半自動完成最佳化。

[3] DSP數學/多媒體函式庫的研發
本子項將研發於DSP應用程式上經常使用的函式庫，其中包含基本的DSP 數學函式庫、多媒體函式庫，我們函式庫所包含的內容與規格，能與TI DSP函式庫相同。

[4] 數學與多媒體訊號處理函式庫之雙處理器架構下最佳化研發
我們將依據本計畫之雙處理器可支援的軟體協同運作架構，相關硬體及作業系統支援的需求，未來發展成為多重處理器的擴充性，及與其他廠商之處理器或加速器之可結合性等等特性，配合系統所最佳化設計之相關的應用程式介面對之前完成之數學與多媒體訊號處理函式庫，藉著手動與編譯器之交叉應用，搭配C分項所研發之雙處理器架構下之多媒體應用之平行化設計，深入研究在雙處理器及未來多重處理器架構下系統級的高效能與低耗能上之最佳化修改。本工作項目之目標，在於建立系統級的高效能低耗能之數學與多媒體訊號處理函式庫，並與編譯器及雙處理器架構下之應用程式化設計模型作密切結合，有效地將使用者為雙處理器架構下所設計之高階原始碼轉換成並在雙處理器或多重處理器平台上執行之高效能低耗能目標碼。此函式庫之建立，將提昇整個雙處理器系統平台至其極大值。

子項計畫3:雙處理器系統展示平台之開發與規劃

PAC計畫主要的目標為發展一高效能低耗能之雙處理器多媒體平台，實現整合控制處理器、數位訊號處理器、相關硬體週邊、系統軟體與應用程式的軟硬體共同設計之開發流程，本子項計畫主要為發展一具商業與技術移轉價值的系統開發展示平台，以期能為PAC雙處理器系統之整體成果的展示與技術推廣之平台。

子項計畫4:雙處理器系統開發工具整合與測試之系統規劃

本子項計畫主要研發微處理單元之系統軟體；設計與規劃數位訊號處理器之微核心系統程式；提出雙處理器系統debugger之整合規劃與效能評估報告；研發PAC系統整合發展環境（IDE），提供使用者一更方便、具DSP透明性的軟體發展平台。